多重曝光技术下的良率挑战与国产芯片破局之道
2026/04/13 18:48阅读量 3
DUV多重曝光技术虽突破分辨率限制，却因套刻误差和工艺复杂度增加导致缺陷密度指数级上升，严重制约大尺寸芯片良率。麒麟9020等旗舰芯片面积增大加剧了良率压力，但通过架构冗余、分级销售策略及芯粒（Chiplet）异构封装等技术手段，可有效对冲物理缺陷风险。先进制程竞争已从单纯追求晶体管微缩转向全链路良率博弈，系统级优化成为关键。
事件概述
在摩尔定律进入下半场的背景下，半导体行业的竞争焦点已从单纯的晶体管微缩转向良率控制。多重曝光技术作为突破 DUV 光刻分辨率限制的关键手段，虽然提升了制程能力，但也给良率带来了严峻挑战。以国产麒麟 9020 芯片为例，其面积增长至 136.6mm²，在多重曝光工艺下面临显著的良率压力，行业正通过架构设计优化和先进封装技术寻找破局之道。
核心信息：良率模型与物理限制
- 良率定义与公式：良率 = 合格芯片数 / 总芯片数。受工艺偏差、设计限制和随机缺陷三大因素影响。
- 面积与良率的负相关：基于泊松模型，在固定缺陷密度下，芯片面积越大，良率呈指数级下降。例如，136mm²的麒麟9020相比70mm²的麒麟8000，良率面临显著降低的风险。
- 缺陷集群效应：实际生产中缺陷并非完全随机分布，而是存在集群效应。负二项式模型比基础泊松模型更准确。
- 光刻系数影响：缺陷密度因子计算中引入光刻系数（L）。每增加一层 DUV 曝光，光刻系数增加 1 个单位；I-Line 仅增加 0.5 个单位。这意味着工艺流程中先进光刻步骤越多，累积缺陷密度越高。
技术困局：DUV 多重曝光的挑战
在 EUV 全面普及前，14nm 至 7nm 节点主要依赖 193nm DUV 浸没式多重曝光技术，将图案拆分多次曝光，带来以下问题：
| 技术类型 | 原理描述 | 对准敏感性 | 主要良率挑战 |
|---|---|---|---|
| LELE (曝光 - 刻蚀 - 曝光 - 刻蚀) | 分两次掩模制作 | 极高 | 套刻误差容忍度随曝光次数指数级收缩，易导致导线短路或寄生电容增加。 |
| SADP (自对准双重图案化) | 利用侧壁沉积定义尺寸 | 较低 | 牺牲层刻蚀、化学机械抛光等非光刻步骤增加，引入额外缺陷概率。 |
| SAQP (自对准四重图案化) | 多步刻蚀定义鳍片 | 极低 | 多步刻蚀累积物理损伤，36nm 间距下的随机效应缺陷率难达标。 |
此外，多重曝光还面临图案末端变圆、导线尖端回缩等随机效应，需增加剪裁掩模，进一步推高工艺复杂度。
应对策略：架构设计与先进封装
1. 架构设计的容错差异
不同应用场景的芯片对缺陷的敏感度截然不同：
- 手机 SoC（如麒麟系列）：面积较小（100-150mm²），功耗与时序要求严苛。由于空间受限，难以进行大规模硬件冗余，关键逻辑单元出现缺陷即导致整颗芯片报废。麒麟 9020 面积较麒麟 8000 增长约 15%，良率压力倍增。
- 高性能 GPU：面积巨大（400-800mm²），但采用高度重复的计算单元设计。通过电子熔断器屏蔽缺陷单元，并将芯片降级销售（如从 RTX 4090 降级为 4080），将废品转化为有效产出，实现“收割策略”。
2. 先进封装改写良率逻辑
芯粒（Chiplet）技术将单片良率问题转化为系统级良率问题：
- 分而治之：将 800mm²的大芯片拆分为多个 200mm²的小芯粒。若单个芯粒有缺陷，仅需废弃小芯粒而非整个大芯片，成本优势显著。
- 异构优化：将 I/O 和模拟电路移至成熟工艺（如 12nm/28nm），核心计算保留在先进工艺（如 3nm），提升复合良率。
- 新风险与挑战：
- 乘法法则：系统良率为各组件良率之积。例如，8 个良率 90% 的芯粒组合后，系统良率仅为 43%。
- 封装应力与热管理：2.5D/3D 封装引入硅中介层和 TSV，对准误差、空洞或热应力可能导致模块整体报废。
结论与展望
当前半导体行业已无法单纯依靠缩小晶体管尺寸来提升竞争力。面对多重曝光带来的良率瓶颈，未来的破局方向主要集中在三点：
- 架构容错：通过冗余设计和分级销售策略消化物理缺陷。
- 芯粒异构：利用先进封装技术隔离缺陷并优化工艺组合。
- 预测性测试：在设计阶段即介入封装应力与散热分析，确保系统级可靠性。
即使多重曝光增加了制造难度，通过上述全链路的系统工程优化，国产芯片仍能在先进制程下保持具备竞争力的良率水平。