Synopsys与三星联手加速多芯片设计：AI驱动的系统级优化与量产成果

事件概述

随着半导体行业从单片芯片设计转向利用芯粒（chiplets）的多芯片架构，工程团队面临电源、性能、面积（PPA）之外的新挑战，包括芯片间互联、先进封装及多物理场效应。为应对这些复杂性，Synopsys与三星晶圆代工（Samsung Foundry）建立了深度合作关系，旨在提供整合工艺、先进封装、IP及AI驱动的EDA工具的一体化设计流程。

核心策略与技术路径

1. 系统技术协同优化 (STCO)

不同于传统的工艺-设计协同优化（DTCO），STCO方法允许客户在设计早期评估跨芯片、互连、封装、供电及热管理的权衡。这种系统级视角对于缺乏内部芯片设计资源的AI初创公司、汽车厂商及边缘应用开发者尤为关键。

2. AI驱动的自动化设计

针对多芯片设计日益复杂的现状，双方将AI集成到从物理实现到系统级优化的全流程中：

• 效率提升：原本需要数天或数周的任务可缩短至数小时，支持更快的迭代。
• 智能优化：利用统一探索到签核平台（如Synopsys 3DIC Compiler），对热行为、信号完整性及电源完整性进行AI辅助优化，使设计更精准。

实测成果与案例

双方的合作已在多个高影响力项目中交付经过量产验证的解决方案：

• 加速AI计算设计

  • 方案：采用SF2P工艺技术与2.5D Cube-S先进封装，结合3DIC Compiler实现自动化多芯片实施。
  • 结果：设计周转时间减少50%，信号完整性结果提升6%，在不牺牲质量的前提下显著加快AI和高性能计算（HPC）产品的上市速度。

• 下一代内存集成验证

  • 方案：利用3DIC Compiler自动路由互连器上的信号，验证集成SoC、DRAM及HBM4 PHY的2.5D互连器设计。
  • 结果：确认了对HBM4及后续内存标准的就绪状态，增强了客户对先进内存集成量产可行性的信心。

• 推进开放芯粒互连标准

  • 方案：成功完成SF4X流片，验证Synopsys UCIe IP在32G数据速率下的表现。
  • 结果：确保了信号完整性与性能目标达成，强化了开放、基于芯粒的芯片间连接生态系统的成熟度。

• 降低复杂2.5D/3D设计风险

  • 方案：联合开发推荐的多芯片设计流程，利用3DIC Compiler进行多物理场分析，评估TSV设计、凸块规划及信号完整性。
  • 结果：提高了堆叠芯片系统的可预测性，帮助客户在满足性能与功耗目标的同时有效管理复杂性。

未来展望

双方预计系统级框架和多芯片设计的应用将从AI和HPC扩展至汽车、边缘及消费电子领域。未来将继续深化生态系统协作，开发更清晰的应用特定流程，以支持客户在规模扩大的同时实现更快速、更自信的创新。