HBM4技术演进：从存储颗粒转向系统级重构与异构封装

事件概述

随着AI算力需求爆发，HBM（高带宽内存）的性能瓶颈已从计算单元转移至存储带宽。在HotChips 2026国际高端芯片技术大会上，全球两大存储龙头三星和SK海力士发布了HBM4的下一代技术演进路线。这一迭代打破了以往仅通过提升DRAM速率和堆叠层数来优化性能的传统逻辑，转而聚焦于底层Base Die的逻辑工艺升级、混合键合3D堆叠以及EMIB异构混合封装，推动HBM从单一存储器件向“存储+逻辑+封装+IP+EDA”一体化系统转型。

核心信息

1. Base Die系统性重构：从被动桥梁到主动控制

传统HBM3/3E时代，Base Die主要承担信号转接和电源分配功能，沿用成熟存储衍生工艺。而在HBM4时代，Base Die成为技术突破的核心：

• 三星方案：采用自研4nm逻辑工艺制造Base Die，CDie使用1c DRAM节点。引脚速率最高达11.7Gbps（可扩展至13Gbps），单堆栈带宽可达3.3TB/s。通过高密度晶体管优势，集成高性能PHY电路、纠错模块及电源管理单元，并将部分内存控制逻辑下沉至Base Die，释放GPU硅片面积。
• SK海力士方案：与台积电合作，Base Die采用台积电12nm逻辑工艺。该方案侧重量产稳定性，通过优化供电网络与热传导结构，适配12层乃至16层超高堆叠架构。
• 影响与挑战：逻辑工艺的引入使得HBM不再能由存储厂完全闭环生产，需深度依赖逻辑代工厂产能及跨工艺协同仿真，供应链复杂度显著上升。此外，Base Die富余面积也为近存计算提供了硬件空间，有助于缓解冯·诺依曼架构的数据搬运压力。

2. 封装路线多元化：EMIB与CoWoS并行

HBM的系统集成封装正走向多元化，以缓解高端封装产能压力：

• EMIB技术的引入：SK海力士正在评估英特尔的EMIB（嵌入式硅桥）技术用于HBM4与算力芯片的2.5D系统集成。相比传统CoWoS依赖整块大面积硅中介层，EMIB仅在局部嵌入微型硅桥，有机基板承担大部分布线。此举可降低封装成本，突破光罩尺寸限制，谷歌TPU已将EMIB纳入下一代选型清单。
• 双路线并存：EMIB并非全盘替代CoWoS。在极高密度信号场景下，EMIB的信号损耗和电源完整性仍逊于全硅中介层。因此，高端训练芯片将继续优先沿用CoWoS，而中高端推理和大算力加速器可使用EMIB方案，形成双路线并行格局。
• 内部键合技术过渡：HBM堆叠内部的键合技术正从MRMUF/TCNCF热压键合向混合键合（Hybrid Bonding）过渡。混合键合可将TSV间距缩小至18微米以下，降低热阻35%，预计最早在HBM5世代（约2027-2028年）规模化落地，目前仍处于小批量验证阶段。

3. 热管理与软硬生态成为新壁垒

• 热管理挑战：16层堆叠导致热负荷攀升，热量堆积会引发带宽降频。SK海力士推出IHBM内置导热组件方案，通过嵌入高导热绝缘冷却组件降低30%以上热阻；三星则为远期HBM5规划铜散热通路设计。未来高堆叠HBM的性能上限将直接受限于热管理能力。
• IP与EDA门槛：HBM4接口速率突破9Gbps且IO位宽翻倍，对高速PHY和SerDes接口IP的设计难度呈指数级上升。当前成熟的高速IP资源高度集中，形成严苛的行业准入壁垒。同时，HBM4作为多工艺异构集成系统，传统二维分立EDA工具无法完成跨裸片、跨工艺的协同仿真，一体化3DIC协同设计工具链成为规模化落地的关键制约因素。